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ソニー、1,770万画素で120枚/秒の超高速CMOSセンサーを開発


 デジタルカメラ用センサーの主力がCCDからCMOSセンサーに移りつつある。CMOSセンサーの“高速性”や“低消費電力”といった特徴が受け入れられたためだ。特に高速性は、「HDRアート」(カシオ)、「スイングパノラマ」(ソニー)、「くっきり夜景ポートレート」(ニコン)といった連写を活用した機能にも結実している。

ソニーがISSCC 2011で発表した有効1,770万画素 120fpsのCMOSセンサー

 そうしたなか、これまでのトレンドの5倍という超高速読み出しが可能なCMOSセンサーをソニーが新たに開発した。「次世代のExmor」ともいえるもので、デジタルカメラはもとより現在CMOSセンサーを使用している製品への技術展開が可能だとする。今以上の高速連写が可能になるほか、動画撮影時のローリング歪みを低減できるという。米サンフランシスコで2月に開催されたLSIの国際会議「ISSCC 2011」(International Solid-State Circuits Conference。IEEE主催)で発表した。

今回の新型センサーについて、ソニー半導体事業本部イメージセンサ事業部 シニアプロダクトマネジャーの遠山隆之氏(左)と同イメージセンサ事業部 事業開発担当部長の野村秀雄氏(右)に話を聴いた

 今回試作したのは有効1,770万画素(8,192×2,160ピクセル)で120fps、12bitの読み出しが可能なCMOSセンサー。60fpsの場合は14bit出力も可能。サイズは24.3×12.8mm(対角27.5mm)。画素ピッチは4.2×4.2μm。センサー自体は8k2Kだが、垂直方向の解像度は後段で補間を行ない8k4kで出力できる。

 最初のターゲットとして、NHKが推進するスーパーハイビジョンを想定した。現行フルハイビジョンの約16倍の情報量を持ち、近い将来放送に使われることがわかっているためだ。ただし、今回の技術自体は画素数やサイズにとらわれることなく柔軟な展開が可能だという。そのため、携帯電話向けからデジタルカメラ用までさまざまな仕様の品種を作れるという。裏面照射型にも応用できるとする。外販については、「社内向けのものもあれば、社外向けになるものもあると思う」(野村氏)とした。

 「今回のセンサーは、レンズ交換式デジタルカメラとほぼ同じくらいの大きさ。例えば『α55』(有効1,620万画素)は、連写が速いといっても10枚/秒。メカシャッターもあるので一概にセンサーの絡みとも言えないが、スピードは消費電力を伴うもの。α55のセンサーは10枚/秒でセット(最終製品)に載せられるスペックになっているが、今回のセンサーは120枚/秒で撮影できることになる」(遠山氏)。

 今回は、センサーとしての消費電力を120fps駆動時で3W程度に収めた。これは、一般的な放熱を行なえばセットに載せられるスペックだという。こうしたセンサーを実用化に近いレベルで発表できたのが、今回の大きな意義だとしている。またランダムノイズも抑え込んだが、特に縦筋ノイズといった固定パターンノイズはほとんど見えないレベルだとしている。

 「今回採用したさまざまな技術を用いなければ、ここまでの高速化は当然できない。仮にスピードを上げられたとしても、消費電力が大きすぎて放熱しきれず、ノイズの多い画像になる」(遠山氏)。

 新型センサーの量産開始時期は明らかになっていない。また、今回開発したセンサーがそのまま製品になるプランはクリアになっていないという。ただ、この技術を製品に展開する計画は内部的にはあるそうで、この技術を使ったいろいろな製品が近年中に登場する予定なのだという。「今回の技術をベースに次世代のExmor全体に活用していく。まったくもって遠い未来の技術というわけではない」(野村氏)。

CMOSセンサーはまだまだ発展の余地あり

 LSI全般を扱うISSCCには多くのカテゴリーがあるが、2011年はイメージセンサー関連の発表が11件あった。例年にも増して多い数だという。そうして発表される論文には、各専門家が得点を付け順位を出す。ISSCCが“半導体のオリンピック”と呼ばれるゆえんだ。この新型センサーの論文は発表前後の評判も良く、多くの質問が寄せられるなど聴講者の関心は高かったようだ。

半導体事業本部が入る厚木テクノロジーセンター(厚木テック。神奈川県厚木市)

 ソニーによると、社外からも論文について説明して欲しいという依頼も来ているという(あくまで“技術そのもの”についての問い合わせであって、デバイス採用の検討という段階ではない)。ISSCC 2011で採択された論文は全体で211件。これは669件の投稿から選ばれたものだ。オリンピックといわれるだけあって、参加するだけでも論文に実力がなければならない。

 加えてISSCCでは“現物”も必要。理論だけではなく実証できることが重視されるためだ。「今回もある程度の数を作って、平均値を取った。今後の製品に展開していくという前提があるので、1個だけのデータやチャンピオンデータを出しているわけではない」(遠山氏)。

 今回のセンサーは、従来と同じ90nmのプロセスルールを採用した。回路に工夫をしているが、製造工程で特殊なプロセスは要らず、従来の設備で対応できるとする。今回の試作品もソニーの工場で作った。遠山氏は、「製造コストは、従来品とほとんど変らないのではないか」としている。

 野村氏は、「ソニーはセンサーメーカーとして、フォトダイオードから回路までしっかり作り込める技術がある。CMOSセンサーは単純にプロセスだけではなく、回路側にもまだ工夫の余地があることが証明できた。センサーとしてまだまだ発展していけるだろう。新しい技術で新しいカメラの世界を作っていきたい」と語った。

高速化と低消費電力化を両立

 ソニーは、ISSCC 2006でA/Dコンバーター(ADC)をシングルスロープにした「カラムADC」を発表。後に「Exmor」として商品化している。今回、このカラムADCを活かしつつ回路構成を見直すことで高速読み出しと低消費電力化を実現した。今回のセンサーではフォトダイオードやオンチップレンズなどは従来と同じものを用いている。

 2006年の当時、ソニーは600万画素60fpsと280万画素180fpsのカラムADC型CMOSセンサーを発表した。「回路部分において、格段に縦筋ノイズやそのほかの固定パターンノイズを抑えたのを売りとしていた」(野村氏)。それから5年分の技術進化を今回発表した形だ。

 1,770万画素で120fpsは、データレートで34.8Gbps(4.35GB/s)と従来の5倍に相当する。これまで業界で続いてきたデータレート向上のトレンドラインを大きく上回る数値だ。それでいてDレンジ(S/N比)は77.6dBと従来並を確保しており、これまでの製品と比べて画質の劣化はないという。

試作したセンサーで撮影したサンプル(ソニー提供)。扇風機の羽根に注目すると、48fpsではローリング歪みを生じているが120fpsでは影響がほとんど出ていないのがわかる

 今回の注目点は、“ハイスピードのADC”と“デジタルデータの高速読み出し回路”の2つだ。これを実現するために以下の3つのテクノロジーを開発した。

  1. Dual Row Readout(DRR)
  2. Hybrid Column Counters
  3. SLVS-EC(Scalable Low Voltage Signaling with Embedded Clock)

 CMOSセンサー上の信号の流れを簡単にすると、フォトダイオードに光が入る→アナログの電荷がカラムADCに送られる→ADCがカウントしてデジタルデータになる→デジタルデータを撮像素子の外に出力する、といった具合だ。では、それぞれのテクノロジーを順に見ていく。

 まず「Dual Row Readout」はフォトダイオードの信号をADCのカウンターに転送する際、2行ずつ読んでいく手法だ。従来の一般的なセンサーは1行ずつラインをスキャンしていた。今回は撮像エリアを上下に分け、上半分のエリアは上に配置したカラムADCに、同様に下半分のエリアは下に配置したカラムADCに同時に信号を送る。これでフォトダイオードからの転送時間が半分になった。

 なお、今回は画素を45度回転させた配列を採用した。同社の「クリアビッド技術」を搭載したCMOSセンサーに似たパターンになっており、垂直方向の画素補間が効きやすいよう工夫している。

 次に、アナログ信号を受け取ったカラムADCで活躍するのが「Hybrid Column Counters」。高速化読み出しの肝になる部分だ。AD変換を高速に行なうためには、より速いクロックでカウンターを動かす必要がある。ところがクロックを上げていくと、クロック信号が伝わる途中で鈍ってしまいそれ以降にあるカウンターが正しく動かなくなる問題があった。クロックを伝える信号線に対して、数多くぶら下がっているフリップフロップ(カウンターを構成する回路)が負荷になっていたからだ。カラムADCでは水平の画素数と同じ個数のカウンターが必要なため、高画素になるほどクロックの高速化が難しくなっていた。

 この問題を解決するために、全15bitあるうちの下位5ビットを数百個束ねた「Lower-bit Counter」を配置した。1つのカウンターを多数のカラムで共用する技術で、これによって高速なクロック信号でも最後のカウンターまで届くようになった。クロック周波数は従来の594MHzから2,376MHzに上げることができ、1フレームのカウント時間を10.3μsから2.6μsへと約4倍高速化した。

 束ねた低ビット側に対して、高ビット側は従来のまま実装しているため“Hybrid”の名が付いた。この改良により省電力化も実現できた。下位ビットはカウント時の桁上がりが多く常に動いているため大きな電力を消費していたが、Lower-bit Counterとしたことで電力は従来の1/3〜1/4に減った。

 ところでADCには、DNL(Differential Non Linearity)と呼ばれる“理論上のステップと実際のステップのズレ”という誤差が含まれる。このズレがまったく無ければ(ADCが理想的に動作すれば)DNLは0になるが、実際は0にはならない。DNLのバラツキをヒストグラムにした場合、±0.5LSB(LSB:最下位ビット)の範囲を超えるとADCとしての精度が保証できなくなる。今回のHybrid Column Countersでは-0.3〜+0.45に収まっており、「ただ速いだけではなく、きちんとカウントできている」(遠山氏)とする。

 こうしてADCは高速化したが、生成したデジタルデータをセンサーの外に送り出すインターフェースが遅くては意味がない。そのため送り出しには、デジタルデータにクロックタイミングを埋め込んだ信号形式“エンベデッドクロック”を採用した。これが、「SLVS-EC」を使ったインターフェースで、センサーの角4カ所に配置した。1チャンネル当たりの速度は2.376Gbps(297MB/秒)。1カ所で4レーンあるため計16チャンネルとなっている。

 エンベデッドクロックは、PCI Expressなど、シリアルインターフェースの多くで利用されている技術。信号のスキュー(歪み)が理論上発生せず、高速化や長距離転送に有利とされている。今回、トータルではPCI Express1.1の16レーンよりも高速なインターフェースができあがった。

 こうした高速インターフェースは、伝送距離によって性能が決まってくる。今回は内部配線を30cm引いた場合でもジッターは0.1UI(ユニット・インターバル)で、1周期の時間である420.87psの10%程に抑えた。エラーレートは、10の-15乗と低い値を実現している。チップ内には、50Ωの終端抵抗も設置して信号の反射を低減した。

 「ジッターもほとんど無いといえる性能。市販のものより3桁くらいは精度が良い」(遠山氏)。インタフェース部分の電源電圧は0.4Vと低く、消費電力も200mWに抑えた。

 野村氏は、「一般に使われている技術をイメージセンサーとして耐えうる仕様で埋め込める」点がソニーの強みだとした。




(本誌:武石修)

2011/4/22 00:00